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基于现场可编程门阵列器件实现ADS-B解交织系统的

  tion Organization,ICAO)主推的新一代监视技术,结合卫星导航、通信、机载设备以及地面设备等先进技术,能有效地提高运行安全水平,扩充空域容量,提升运行效率以及加强航空公司的运行控制能力。但随着近年来ADS-B技术的快速发展,监视者与飞机使用ADS-B进行通信时,经常发生信号之间的交织现象,交织后的信号无法被接收机正常译码,给通信带来困难。基于公开的文献,现阶段国内外的接收机主要通过抛弃交织信号中的其中一条信号来处理交织问题,目前,国内外研究院所正在也在积极展开对交织信号处理的研究工作,因此,根据实际需求,设计能够进行实时信号解交织处理的接收机是非常有意义的。针对ADS-B信号交织问题,在交织检测方面,大多是求得一个交织信号奇异值分解后的特征值关于时间的函数,根据曲线来确定合适的阈值并估计交织时刻;在交织信号分离方面,有ADS-B强FRUIT干扰环境中的解交织方法、累加分类和空域滤波等解交织方法。但上述算法有的要求缓存一整条交织信号、有的涉及高阶统计量,计算复杂,不适用于硬件实时系统。

  基于现有公开文献,发现基于二阵元特征值的交织检测方法和投影算法两种算法的研究都是建立在阵列信号模型的基础上,效果稳定且优化后能够降低计算量,适于硬件实现。本文基于现场可编程门阵列(Field Programmable Gate Array,FPGA)器件对上述两种算法进行优化设计,以降低计算复杂度,减少硬件资源的占用,完成解交织系统的设计实现并通过天线接收ADS-B信号进行处理验证其性能。

  采用5个阵元组成的十字阵列天线接收ADS-B信号源,其中阵元天线在时刻t接收到的信号表示为:

  完成信号解交织系统,需要实现两个算法,首先在交织检测方面,利用基于二阵元特征值的交织检测方法判断信号是否出现交织以及如果信号发生交织,判断出交织时刻;然后在交织信号分离方面,利用投影解交织算法对信号进行解交织。

  基于二阵元特征值的交织检测方法利用两路阵元信号计算其协方差矩阵并分解得到特征值,设计算协方差矩阵的快拍数为K,则小特征值服从自由度为2K的卡方分布,其概率密度函数为:

  利用假设检验[12-13]实现对信号的交织检测,原假设H0:数据段内的信号不多于1个,备择假设H1:数据段内至少包含两条信号。以两路阵元信号协方差矩阵的小特征值作为检验统计量[14],置信水平为α时的判决域为:

  投影算法是基于两个ADS-B信号在时间上存在部分重叠,如图1所示。从图中可以看到在t1到t2只存在第一条源信号,t3到t4只存在第二条源信号。如果在交织检测模块中判断出信号在t2到t3处出现交织,则分别对t1到t2和t3到t4两段单独信号源进行奇异值分解得到其最大奇异值对应的特征向量m1和m2,并分别求其特征向量对应的MOORE-PENROSE广义逆矩阵m1+和m2+,由此得到原信号的估计值为:

  在基于二阵元特征值的交织检测方法中,由于需要把两路阵元信号协方差矩阵分解的小特征值作为检验统计量[10],因此要求对两路阵元信号做归一化和标准化处理,也就是说在硬件实现中需要缓存整条交织信号然后根据信号信息对信号完成归一化和标准化之后才能求解特征值来对比判决域判断信号是否出现交织。显然不能满足实时系统的要求,并且会占用大量资源从而为硬件实现增加难度。因此根据基于二阵元特征值的交织检测方法设计出一种计算交织检测动态门限值的方法以适用于硬件实时系统。

  在实际的硬件处理中,采用每隔一定的快拍数就对到来的信号做一次协方差矩阵计算并直接分解其特征值,并从ADS-B信号开始时对每个小特征值进行标准化处理,根据得到的小特征值和卡方分布的原理计算出交织检测的动态门限值。根据卡方分布的原理:

  其中等式右边th为在卡方分布中置信度为α时的判决门限值;等式左边为对小特征值标准化的实时处理,eig表示小特征值,m1表示小特征值的均值,m2表示小特征值的平方的均值。根据式(10)可计算出动态门限值:

  在2.1.2小节中提到的投影算法由于特征向量和广义逆矩阵在FPGA中需要复杂的计算,将其优化为对协方差矩阵求逆,而且原算法中在估计第一条源信号时,首先需要得到第二条源信号的信息,因而不能满足硬件实时系统的要求,因此,在本次解交织的硬件实现中通过计算第一条源信号一定快拍数的协方差矩阵m1,并且计算其协方差矩阵的逆m1+,通过计算估计出源信号:

  解交织系统的硬件实现结构如图2所示。系统在工作时,射频信号经过十字阵列天线 MHz 的ADS-B射频信号转换为10 MHz的中频信号,再经过模数转换模块形成数字中频信号进入FPGA1,在FPGA1中,对数字中频信号数据作预处理和ADS-B信号解交织系统的具体实现,3.2节将具体介绍FPGA1的功能设计。接着,FPGA1将处理后的数据传输到FPGA3,FPGA3中有ADS-B接收机功能[15],当它在某一时刻检测到一条ADS-B信号时,将向FPGA1发送一条帧有效信号,FPGA1以此来确定ADS-B信号开始时刻,并从此时开始做ADS-B信号的交织检测和解交织处理。

  本文所实现的ADS-B交织检测和解交织系统的硬件设计与实现均在FPGA1中完成,本节将介绍FPGA1的功能设计。

  如图3所示,FPGA1在工作时,首先对经过模数转换的数字中频信号进行信号预处理,包括对数据做希尔伯特变换、去直流分量和下采样数据复用;之后,预处理后的数据进入协方差矩阵计算模块得到5×5的协方差矩阵,同时在交织检测模块中利用其中2×2的协方差矩阵分解求出双天线节优化的计算方式进一步求出判决门限值,对ADS-B信号是否出现交织进行检测;如果信号未出现交织,则原信号输出至FPGA3接收机,一旦发现信号出现交织则协方差矩阵累加模块根据帧有效信号和信号出现交织的时刻对交织前的五阵元协方差矩阵进行累加、求逆,然后根据2.2.2节中解交织的优化方式进行信号解交织计算,并将解交织后的两条信号按照先后顺序替换在交织时刻后的原信号中输出。

  分别利用不同功率的交织信号对实现后的解交织系统进行测试,信号源为ADS-B发射系统通过两根发射天线发射的交织信号,用上位机软件控制其发射功率,信号源的产生方式如图4所示,同时使用5阵元十字阵列天线接收交织信号。接收交织信号并成功解交织后,FPGA3接收机会返回帧有效信号,可以在ChipScope中观察并作为信号是否解交织成功的依据。

  图5所示为经过信号预处理后的发射交织时间为60 ?滋s的ADS-B交织信号,随后进入交织检测模块输出jz_detect判断交织时刻然后进行信号解交织后的信号如图6所示。其中jz_detect表示交织检测标志,当信号出现交织时,标志置1,反之为0;bit_decoding表示从FPGA3接收机中返回的帧有效信号,代表成功解码ADS-B信号。由图6可以看到,将图5中的交织信号分离为两条ADS-B信号,并解码成功。

  利用ADS-B发射机发射不同功率的交织信号对解交织系统进行测试,发现影响解交织系统分离信号成功率的因素有交织信号的功率差和交织信号的首条信号功率的大小。如图7所示,固定交织信号的首条信号功率不变然后改变第二条信号的功率,发现随着交织的两信号功率差的增大,解交织成功率逐渐增大至稳定在0.85左右。之后取交织中两信号功率差在3 dB不变,通过同时增加交织信号两信号的功率,如图8所示,发现解交织成功率随着交织信号的首条信号功率的增大而增大。

  针对ADS-B信号的交织问题,对基于特征值的交织检测方法和解交织方法进行深入分析并根据FPGA实时系统的特点对算法进行优化改进,同时设计一种计算交织检测门限值的方法,减少了其硬件实现资源消耗,并据此在FPGA中设计实现解交织系统,在实测中性能稳定,证明了本文中设计方案的有效性与可行性,解决了目前国内外市场上接收机无法对ADS-B信号实时解交织的问题,可为未来ADS-B解交织系统在民航领域的实际应用提供参考,具有一定的现实意义。